Triple-Speed Ethernet Intel® FPGA IP Core

The Triple-Speed Ethernet Intel® FPGA IP core consists of a 10/100/1000 Mbps Ethernet media access control (MAC) and physical coding sublayer (PCS) intellectual property (IP). This IP function enables Intel FPGAs to interface to an external Ethernet PHY device, which interfaces to the Ethernet network.

https://www.intel.com/content/www/us/en/programmable/products/intellectual-property/ip/interface-protocols/m-alt-ethernet-mac.html

지원 가능한 보드 정리

Intel® Cyclone® 10 LP FPGA Evaluation Kit

A. $99.95

B. Intel Cyclone 10 LP FPGA

i. P/N: 10CL025YU256I7G with 25K LEs

Intel® Cyclone® 10 GX FPGA Development Kit

A. $1,200

B. Intel Cyclone 10 GX FPGA

i. P/N: 10CX220YF780E5G with 220K logic elements (LEs)

Cyclone V FPGAs

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[스크랩] 반도체의 기본재료, 웨이퍼(Wafer)

출처 : http://www.skcareersjournal.com/194 [SK 채용 공식블로그 ] 반도체의 기본재료 , 웨이퍼 (Wafer) 모래로부터 실리콘을 추출 , 가공과 성형을 통해 완성된 잉곳 ( 결정 기둥 ) 을 얇은 판으로 잘라내는 공정 반도체의 기본 재료인 웨이퍼는 실리콘으로 만들어진다 . 실리콘은 모래 속에 많이 들어있어 구하기 쉽고 , 비용이 적게 든다 . 또 고온에서도 소자가 동작할 수 있고 , 전기적 특성이 우수해 주 재료로 사용된다 . 웨이퍼 공정은 크게 4 단계를 거친다 . 먼저 , 모래에서 추출한 실리콘을 정제하는 과정이 필요하다 . 다음으로 실리콘을 고온을 가열해 얻어진 실리콘 용액으로 실리콘 기둥인 잉곳을 만든다 . 가공을 통해 완성된 잉곳을 얇은 형태로 잘라 웨어퍼를 얻는다 . 마지막으로 웨이퍼 표면을 평평하게 만드는 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마 ) 공정을 거친다 . # 웨이퍼를 보호하라 ' 산화공정 ' 웨어퍼 표면을 보호하는 산화막을 만드는 공정 CMP 공정 후 웨이퍼는 전기가 통하지 않는 부도체 상태이기 때문에 반도체의 성질을 갖도록 작업이 필요하다 . 산화공정은 이어지는 공정에서 발생하는 오염물질이나 화학물질에 의한 불순물로부터 실리콘 표면을 보호하는 산화막 (SiO2) 을 씌우는 공정이다 . # 반도체 회로를 그려라 , 포토공정 웨이퍼 위에 반도체 회로를 그려 넣는 공정 필름을 인화지에 새기는 방법과 동일한 포토공정은 필름 역할을 하는 마스크 (Mask) 를 인화지 역할을 하는 웨이퍼에 얹혀서 현상하는 과정이라고 보면 된다 . 먼저 웨이퍼 표면에 빛에 민감한 물질인 감광액을 골고루 바른다 . 감광액 막이 형성된 웨이퍼는 인화지와 비슷한 상태가 되었다고 보면 된다 . 마스크에는 컴퓨터를 이용해 설계회로를 새겨 넣는데 이 마스크가 필름 역할을 하게 된다 . 인화할 준비가 되었다

1G Ethernet MAC IP core

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